摘要： HDLC（高级数据链路控制）的一般实现方法为采用ASIC器件和软件编程等。应用ASIC器件时设计简单，但灵活性较差；软件编程方法灵活，但占用处理器资源多，执行速度慢，实时性不易预测。FPGA器件采用硬件处理技术，可以反复编程，能够兼顾速度和灵活性，并能多路并行处理，实时性能能够预测和仿真。在中小批量通信产品的设计中，FPGA是取代ASIC实现HDLC功能的一种合适选择。 采用Altera公司的FPGA芯片，在MAX+plus II软件平台上实现了多路HDLC电路的设计，并已在某通信产品样机中应用成功。
关键词： 数据通信; HDLC； CRC校验； FPGA； MAX+plus II
1 引言
HDLC（High-level Data Link Control Procedures, 高级数据链路控制规程）广泛应用于数据通信领域，是确保数据信息可靠互通的重要技术。实施HDLC的一般方法通常是采用ASIC（Application Specific Integrated Circuit，特定用途集成电路） 器件和软件编程等。
HDLC的ASIC芯片有Motorola公司的MC92460、ST公司的MK5025、Zarlink公司的MT8952B等。这些集成电路使用简易，功能针对性强，性能可靠，适合应用于特定用途的大批量产品中。但由于HDLC标准的文本较多，ASIC芯片出于专用性的目的难以通用于不同版本，缺乏应用灵活性。例如CCITT、ANSI、ISO/IEC等都有各种版本的HDLC标准，有的芯片公司还有自己的标准，对HDLC的CRC（Cyclical Redundancy Check，循环冗余码校验）序列生成多项式等有不同的规定。况且，专用于HDLC的ASIC芯片其片内数据存储器容量有限，通常只有不多字节的FIFO（先进先出存储器）可用。对于某些应用来说，当需要扩大数据缓存的容量时，只能对ASIC芯片再外接存储器或其它电路，ASIC的简单易用性就被抵销掉了。 HDLC的软件编程方法功能灵活，通过修改程序就可以适用于不同的HDLC应用。但程序运行占用处理器资源多，执行速度慢，对信号的时延和同步性不易预测。对于多路信号的HDLC应用，处理器的资源占用率与处理路数成正比，所以软件HDLC一般只能用于个别路数的低速信号处理。
FPGA（Field Programmable Gate Array, 现场可编程门阵列）采用硬件技术处理信号，又可以通过软件反复编程使用，能够兼顾速度和灵活性，并能并行处理多路信号，实时性能能够预测和仿真。FPGA芯片虽成本略微高于ASIC芯片，但具有货源畅通、可多次编程使用等优点。目前FPGA单片所含的逻辑门和片上存储器的容量越做越大，百万门级的可编程逻辑芯片已成为寻常产品。在中小批量通信产品的设计生产中，用FPGA实现HDLC功能是一种值得采用的方法。正是有鉴于此，Innocor、Xilinx等公司推出了能在FPGA中实现HDLC功能的IP Core（Intellectual Property Core，知识产权核），但这些IP Core需要付费购买许可（License）才能使用，且在应用中受到各种限制。
本文从HDLC的基本定义出发，通过对FPGA设计输入的模块化描述，介绍一种能够在可编程逻辑芯片中实现HDLC功能的方法。
2 HDLC的帧结构和CRC校验
HDLC规程主要由帧结构、规程要素、规程类别三个部分组成[1]。为了使FPGA的设计能够实现HDLC的基本功能并能按照各项标准的规定灵活采用不同的CRC校验算法，首先回顾一下HDLC基本的帧结构形式。
HDLC是面向比特的链路控制规程，其链路监控功能通过一定的比特组合所表示的命令和响应来实现，这些监控比特和信息比特一起以帧的形式传送。
以下是ISO/IEC 3309标准规定的HDLC的基本帧结构。
| 起始标志 | 地址数据 | 控制数据 | 信息数据 | 帧校验序列 | 结束标志 |
| 01111110 | 8bits | 8bits | 8bits | 16或32bits | 01111110 |
其它的HDLC标准也有类似的帧结构。每帧的起始和结束以"7E"（01111110）做标志，两个"7E"之间为数据段（含地址数据、控制数据、信息数据）和帧校验序列。帧校验采用CRC算法，对除了插入的"零"以外的所有数据进行校验。为了避免将数据中的"7E"误为标志，在发送端和接收端要相应地对数据流和帧校验序列进行"插零"及"删零"操作。
各种HDLC间的区别之一是帧校验序列的CRC算法不同，这种不同表现在几个方面：
a. 帧校验序列的位数不同，如16位和32位等。
b. CRC生成多项式不同，如对于16位的CRC，CCITT V.41标准的多项式是x16 + x12 + x5 + 1，ANSI CRC-16标准的多项式是x16 + x15 + x2 + 1等。
c. CRC序列的初始化条件不同，如可以初始化为全"0"、全"1"等。
d. CRC计算结果的处理方式不同，如可以直接把CRC结果发送，或对CRC结果取反后再发送等。
e. 对接收到的数据做CRC校验时，合格判据不同。因为有了上述的不同处理，自然会得到不同的结果，由此造成合格判据不同。例如有的标准以校验结果"1D0F"判为无错误[2]。而有的ASIC芯片以校验结果"F0B8"判为无错误[3]。
显然，对于这些应用，可编程逻辑芯片正可以发挥自己的特长。
3 用FPGA实现HDLC功能的原理框图
对FPGA器件进行功能设计一般采用的是"Top to Down"（"从顶到底"）的方法，亦即根据要求的功能先设计出顶层的原理框图，该图通常由若干个功能模块组成。再把各个模块细化为子模块，对较复杂的设计还可把各子模块分成一层层的下级子模块，各层的功能可以用硬件描述语言或电路图来实现。
图2即为一个典型的单路双向HDLC电路的顶层电原理图设计实例。
从图中可以看出，该电路由接口模块interface、HDLC数据发送模块transmitter和HDLC
数据接收模块receiver三部分组成。当需要多路HDLC收发器时，可将若干个transmitter模块和receiver模块组合使用。以下分别对这几个模块做简要说明。
图2
3.1 接口模块interface
interface模块的主要功能是：向FPGA提供时钟；通过数据、地址总线和读写信号向FPGA读写并行数据；产生和处理中断信号。
在本例中，时钟是24.576MHz。时钟的频率越高，就可以处理更高速的数据信号，但相应的芯片功耗和价格要高一些。时钟频率还和HDLC的数据收发速率有关，一般选时钟频率正好是HDLC数据速率的整数倍，以便简化HDLC 收发器定时电路的设计。
数据总线的宽度取决于所使用的外部CPU类型。由于目前较多使用的是16位的单片处理器，因此这里采用16位的数据总线cpu_data[15..0]。当然也可以根据需要采用8位或32位的数据总线。
地址总线的宽度主要取决于HDLC所需要的数据缓存区的大小。例如，设计16路双向HDLC收发器，每个收发器要缓存256字节的数据，在使用16位数据总线时可求得地址总线的宽度至少应有12位。由于外部CPU要对FPGA实施一些控制功能，FPGA中还要考虑留出一定的地址来安排命令寄存器和状态寄存器，所以实际所需的地址总线还要再宽一些。如果HDLC的路数很多，缓存器又定得很大，FPGA内部的地址宽度会超过外部CPU可提供的地址宽度，这时可以向FPGA的特定寄存器写入数据锁存后作为内部地址来扩展地址总线。
对于外部CPU来说，FPGA可以看成是一个普通芯片，通过片选CS/、读写信号RD/和WR/，就可以选中FPGA并对其进行读写操作。
当FPGA需要向CPU传递信息时，中断信号输出端interrupt/ 变为低电平，CPU响应后可到FPGA中的状态寄存器去读取详细的中断信息并做出相应的处理。
3.2 HDLC数据发送模块transmitter