摘要：以交通十字路口实时DSP图像采集系统为例，说明了基于PCI总线的DSP图像采集系统的优点，并详细阐明了系统的硬件结构和基于VxWorks操作平台的软件实现，最后介绍了系统实现的效果。
关键词：PCI总线 DSP VxWorks操作系统 图像采集系统
本文从实时性和大容量两方面介绍了在通用计算机上加入ＤＳＰ加速卡实现的图像采集系统。利用ＤＳＰ芯片的高速处理特性完成大部分的图像处理工作，上位机只完成辅助操作和存储系统。这种方法发挥了ＤＳＰ的高速性能又具有相当大的灵活性，而且开发工具比较完善。
实时性要求足够的传输速度，ＰＣＩ总线速度最高可达５２８ＭＢ／ｓ（６６ＭＨｚ、６４位）。这是其他总线无法比拟的速度，如ＩＳＡ总线速度只有５ＭＢ／ｓ。另外，系统中ＤＳＰ的可扩展存储空间高达１ＧＢ。这完全可以满足一般图像处理系统的需要。
１ 基于ＰＣＩ总线的ＤＳＰ图像采集系统
本系统主要用于路口违章车辆抓拍，包括闯红灯抓拍、超速行驶抓拍等。通过摄像头对车流进行监测，当有车辆在红灯期间越过停止线或在限速地段超速行驶，系统拍下车辆的行为并把数据传送到ＤＳＰ进行处理，然后经ＰＣＩ总线把处理后的数据上传到上位机。当然这套系统也可用于其他的监控系统，如楼宇监控等，其硬件系统基本一致，只是软件功能有所区别。
本系统采用ＴＩ公司Ｃ６０００系列ＤＳＰ中的ＴＭＳ３２０Ｃ６２１１作为系统的ＣＰＵ。图像数据通过摄像机采集并输出模拟图像信号。这些信号经视频解码芯片转换为数字信号；再经ＦＩＦＯ输入ＤＳＰ进行图像的增强、分割、特征提取和数据压缩等；然后输出信号经ＰＣＩ解码芯片转换为符合ＰＣＩ总线规范的标准信号，通过ＰＣＩ总线接口传到上位机。系统的控制逻辑由ＥＰＬＤ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）控制器实现。系统结构图如图１。
（１）视频解码芯片
系统中采集的图像信号采用Ｐｈｉｌｉｐｓ公司的ＳＡＡ７１１１Ａ完成Ａ／Ｄ转换。ＳＡＡ７１１１Ａ允许四路模拟视频输入，具有两个模拟处理通道，支持四路ＣＶＢＳ模拟信号或二路Ｙ／Ｃ模拟信号或二路ＣＶＢＳ信号和一路Ｙ／Ｃ信号。ＳＡＡ７１１１Ａ对摄像头输入的标准ＰＡＬ格式的模拟图像信号进行Ａ／Ｄ转换，然后输出符合ＣＣＩＲ６０１格式的４：2：2的１６位ＹＵＶ数据到ＦＩＦＯ。其中亮度信号Ｙ为８位、色度信号Ｃｒ和Ｃｂ合为８位数据。ＦＩＦＯ采用ＩＤＴ公司的ＩＤＴ７２Ｖ２１５ＬＢ芯片，ＦＩＦＯ的深度为５１２×１８ｂｉｔ，支持ＳＴＡＮＤＡＲＤ（标准）和ＦＷＦＴ（Ｆｉｒｓｔ Ｗｏｒｄ Ｆａｌｌ－Ｔｈｒｏｕｇｈ，首字直接通过）两种工作模式。按照ＣＣＩＲ６０１格式，ＹＵＶ图像分辨率为７２０×５７６象素，当按行输出时，ＳＡＡ７１１１Ａ输出数据流大小为：７２０×１６＝１４４０ｂｉｔ。因为ＤＳＰ通过３２位的ＳＢＳＲＡＭ接口与ＦＩＦＯ通信，故ＹＵＶ数据写入ＦＩＦＯ时需要在ＦＩＦＯ之间实现乒乓切换。这时一行７２０×１６ｂｉｔ的数据在两片ＦＩＦＯ中存储变为３６０×３２ｂｉｔ。两片ＦＩＦＯ可以满足上述要求。ＦＩＦＯ的初始化及时序由ＥＰＬＤ实现。
（２）ＤＳＰ图像处理模块
ＴＭＳ３２０Ｃ６２１１是ＴＩ公司发布的面向视频处理领域的新款高速数字处理芯片，适用于移动通信基站、图像监控、雷达系统等对速度要求高和高度智能化的应用领域。存储空间分两部分：运行过程的临时数据存在Ｗｉｎｂｏｎｄ公司的两片１２８Ｍｂｉｔ的Ｗ９８１２１６ＢＨ中；系统程序则固化在ＦＬＡＳＨ存储器中，该存储器选用ＡＭＤ公司生产的８Ｍｂｉｔ的ＡＭ２９ＬＶ８００Ｂ。Ｆｌａｓｈ存储器具有在线重写入功能。这对系统启动程序的修改和升级都带来了很大的方便。ＤＳＰ处理模块结构如图２所示。图２中的ＨＰＩ（Ｈｏｓｔ Ｐｏｒｔ Ｉｎｔｅｒｆａｃｅ）为主机口；ＥＭＩＦ（Ｅｘｔｅｒｎａｌ Ｍｅｍｏｒｙ Ｉｎｔｅｒｆａｃｅ）为外部存储器接口，兼容同步／异步传输方式。
ＴＭＳ３２０Ｃ６２１１ ＤＳＰ的高速性能主要体现在以下方面：①ＴＭＳ３２０Ｃ６２１１的存储空间最大可扩展到１ＧＢ，完全可以满足各种图像处理系统所需的内存空间，而且其最高时钟可达２００ＭＨｚ，峰值性能可达１６００ＭＩＰＳ（百万条指令／秒）、２４００ＭＯＰＳ（百万次操作／秒）。②并行处理结构。ＴＭＳ３２０Ｃ６２１１芯片内有８个并行处理单元，分为相同的两组，并行结构大大提高芯片的性能。③芯片体系采用ＶｅｌｏｃｉＴＩ结构。ＶｅｌｏｃｉＴＩ是一种高性能的甚长指令字（ＶＬＩＷ）结构，单指令字字长为３２ｂｉｔ，８个指令组成一个指令包，总字长为２５６ｂｉｔ。即每秒钟可以执行８条指令。ＶｅｌｏｃｉＴＩ结构大大提高了ＤＳＰ芯片的性能。④采用流水线操作实现高速度、高效率。ＴＭＳ３２０Ｃ６２１１只有在流水线充分发挥作用的情况下，才能达到最高的峰值性能。与其他系列ＤＳＰ相比，优势在于简化了流水线的控制以消除流水线互锁，并增加流水线的深度来消除传统流水线的取指、数据访问和乘法操作上的瓶颈。
本系统ＤＳＰ主要完成从ＦＩＦＯ读出数据的处理以及压缩等。数据处理由自行编写的算法实现，数据压缩算法采用ＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔ Ｇｒｏｕｐ）标准。当摄像头采集速度为每秒２５帧图像时，它留给ＤＳＰ处理的时间最多为每帧４０ｍｓ。如果考虑系统有一定的延时以及处理后图像的存储时间，那么ＤＳＰ处理一幅图像时间不能超过３０ｍｓ。按照Ｃ６２１１的处理速度，在３０ｍｓ内可以处理４８Ｍ（０．０３×１６００ＭＩＰＳ）条指令。ＤＳＰ读出ＦＩＦＯ中的行数据并存入ＳＤＲＡＭ，一帧图像有５７６行，在最后一行时会收到系统的帧中断，这时ＳＤＲＡＭ中的图像数据总共有１４４０×５７６＝８１０ＫＢ。让Ｃ６２１１用３６Ｍ条指令周期的时间处理８１０ＫＢ的数据显然绰绰有余。粗略的计算过程如下：
系统采用快速ＤＣＴ（离散余弦变换），每８×８矩阵需要１１次乘法、２９次加法，因此一帧图像的ＦＤＣＴ，共需要（１１＋２９）×７２０×５７６×２／６４＝５１８４００个指令周期；对于量化模块，每８×８矩阵需要６４个量化指令周期，一帧需要６４×７２０×５７６×２／６４＝８２９４４０个指令周期；对于编码部分，假设编码后非０元素占２５％，对每８×８矩阵进行Ｚｉｇ－Ｚａｇ扫描、编码估计需要１２０个指令周期，则共需１２０×７２０×５７６×２／６４＝１５５５２００个指令周期。按以上计算，在系统中进行ＪＰＥＧ编码大约需要２９０３０４０个指令周期，耗时１９．３５３６ｍｓ（ＴＭＳ３２０Ｃ６２１１工作在１５０ＭＨｚ时）。可以看出，实际需要的指令远小于３６Ｍ条，而时间也远小于３０ｍｓ，ＤＳＰ完全可以实时处理从ＦＩＦＯ传过来的数据。
（３）ＰＣＩ总线模块
ＰＣＩ总线规范吸引人的地方不仅是其高速度，更在于