3.2 基于延时格雷码的FIFO标志产生逻辑
图7是使用上述思想设计的地址产生和标志产生的逻辑。首先，在地址产生部分，将产生的格雷码地址加一级延时，利用其前一级地址与当前的读地址作比较。其次，在空/满标志有效的时候，采用了内部保护机制，不使读/写地址进一步增加而出现读写地址共同对一个存储单元操作的现象。
3.3 仿真信号波形
利用图7电路设计的思想构造了一个256×8的FIFO，用MODELSIM进行仿真。图8为系统中主要信号对读空情况的仿真波形。
图6 经过延时后格雷码之间的关系
图8中，WDATA为写数据，RDATA为读数据，WCLK为写时钟，RCLK为读时钟，REMPTY为空信号，AEMPTY的几乎空信号，RPTR为读地址WPTR为写地址，RGNEXT为下一位读地址格雷码，RBIN读地址二进制，RBNEXT为下一位读地址的二进制码。
由图8可以看出，由于读时钟高于写时钟，读地址逐渐赶上写地址，其中由AEMPTY信号指示读地址和写地址的接近程度。当这个信号足够长而被触发器捕捉到时，真正的空信号REMPTY有效。
4 电路优点的分析
由图7可见，该电路最大的瓶颈为二进制到格雷码和比较器的延时之和。由于这两个组合逻辑的延时都很小，因此该电路的速度很高。经测试，在Xilinx的FPGA中，时钟频率可达140MHz。另外，由于将异步的满信号加了一级锁存，从而输出了可靠而稳定的标志。
图8 读空情况的仿真波形图
5 总结
在实际工作中，分别用图4、图5与图7中所示的逻辑实现了一个256×8的FIFO。综合工具为SYNPLIFY7.0，由Foundation Series 3.3i布局布线后烧入Xilinx公司的WirtexEV100ECS144。三者的性能指标比较见表1。
表1 三种不同设计的比较
| 逻辑设计方式 | 时钟频率/MHz | 有效结果输出频率/MHz | slice数目/个 |
| 图4所示逻辑 | 160 | 78.9 | 17 |
| 图5所示逻辑 | 160 | 92 | 15 |
| 图7所示逻辑 | 160 | 140 | 13 |
由表1可知，图7所示的异步FIFO的电路速度高，面积小，从而降低了功耗，提高了系统的稳定性