４ 软件实现
在设计的总体构思和器件选择完成后，必须进行的工作是建立设计输入文件，该文件主要用于描述所设计电路的逻辑功能。这里使用的是ＸＩＬＩＮＸ公司提供的开发工具ＦＯＵＮＤＡＴＩＯＮ ４．１。本设计采用硬件描述语言ＶＨＤＬ来设计，其部分程序如下：
ｅｎｔｉｔｙ ｌｖｄｓ ｉｓ
ｐｏｒｔ (
ｐｃｌｋ: ｉｎ ＳＴＤ ＬＯＧＩＣ;
ｐｃｌｋ_６２: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(３１ ｄｏｗｎｔｏ ０);
ｐｃｌｋ_４: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(３１ ｄｏｗｎｔｏ ０));
ｅｎｄ ｌｖｄｓ;
ａｒｃｈｉｔｅｃｔｕｒｅ ｌｖｄｓ_ａｒｃｈ ｏｆ ｌｖｄｓ ｉｓ
ｃｏｍｐｏｎｅｎｔ ｃｌｋｄｌｌ
ｐｏｒｔ( ｃｌｋｉｎ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋｆｂ : ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ｒｓｔ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ９０ : ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ１８０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ２７０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋ２ｘ : ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｃｌｋｄｖ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;
ｌｏｃｋｅｄ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);
ｅｎｄ ｃｏｍｐｏｎｅｎｔ;
ｂｅｇｉｎ
ｒｅｓｅｔ ｎ＜＝‘０＇ ；
ｕｉｂｕｆ : ｉｂｕｆｇ ｐｏｒｔ ｍａｐ (
ｉ ＝＞ ｐｃｌｋ,
ｏ ＝＞ ｃｌｋ);
ｕｄｌｌ: ｃｌｋｄｌｌ ｐｏｒｔ ｍａｐ( ｃｌｋｉｎ ＝＞ ｃｌｋ,
ｒｓｔ ＝＞ ｒｅｓｅｔ_ｎ,
ｃｌｋｆｂ ＝＞ ｃｌｋｆｂ,
ｃｌｋ０ ＝＞ ｃｌｋ０,
ｃｌｋ９０ ＝＞ ｏｐｅｎ,
ｃｌｋ１８０ ＝＞ ｏｐｅｎ,
ｃｌｋ２７０ ＝＞ ｏｐｅｎ,
ｃｌｋ２ｘ ＝＞ ｃｌｋ２ｘ,
ｃｌｋｄｖ ＝＞ ｃｌｋｄｖ,
ｌｏｃｋｅｄ ＝＞ ｌｏｃｋｅｄ
);
ｂｕｆｇ_ｃｌｋ０: ｂｕｆｇ ｐｏｒｔ ｍａｐ ( ｉ ＝＞ ｃｌｋ０,
ｏ＝＞ｃｌｋ_ｉｎｔ２;
);
ｃｌｋｆｂ＜＝ｃｌｋ_ｉｎｔ２;
ｐｒｏｃｅｓｓ(ｃｌｋ２ｘ);
ｂｅｇｉｎ
ｉｆ ｃｌｋ２ｘ′ｅｖｅｎｔ ａｎｄ ｃｌｋ２ｘ＝′１′ ｔｈｅｎ
ｃｌｋ_ｉｎｔ ＜＝ｃｌｋ ｉｎｔ２；
ｃｌｋ_ｉｎｔ３＜＝ ｃｌｋｄｖ；
ｐｃｌｋ_６２（０）＜＝ｃｌｋ_ｉｎｔ；
ｐｃｌｋ_６２（１）＜＝ｃｌｋ_ｉｎｔ；
…
…
ｐｃｌｋ_６２（３１）＜＝ｃｌｋ_ｉｎｔ；
ｐｃｌｋ_４（０）＜＝ｃｌｋ_ｉｎｔ３；
ｐｃｌｋ_４（１）＜＝ｃｌｋ_ｉｎｔ３；
…
…
ｐｃｌｋ_４（３１）＜＝ｃｌｋ_ｉｎｔ３；
ｅｎｄ ｉｆ；
ｅｎｄ ｐｒｏｃｅｓｓ；
ｅｎｄ ｌｖｄｓ_ａｒｃｈ；
，基于FPGA的高频时钟的分频和分配设计